7输入多数表决电路设计

1）用VHDL建立一个一位全加器，并生成可供例化的逻辑符。 2）采用图形输入法，用步骤1）生成的一位全加器实现7输入多数表决电路。 3）采用例化语句（PORT_MAP），用步骤1）生成的一位全加器实现7输入多数表决电路。 4）不用全加器，用VHDL直接描述并生成7输入多数表决电路。